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哈亚军    正教授
所在学院 信息科学与技术学院
研究方向 FPGA结构、设计工具及应用
超低功耗数字电路与系统设计
硬件安全、智能汽车、机器学习相关嵌入式系统研究及应用
联系方式 hayj@@shanghaitech.edu.cn
 
  个人简介  
学习经历:
1992年9月---1996年7月,浙江大学,电子工程专业,工学学士
1997年7月---1999年1月,新加坡国立大学,电子工程专业,工学硕士
1999年1月---2004年2月,比利时鲁汶大学,电子工程专业,工学博士

工作经历:
1996年8月–1997年6月,上海航天局航天测控通信研究所,助理工程师
1999年1月- 2004年2月,比利时欧洲微电子中心,研究助理
2004年3月- 2013年12月,新加坡国立大学电子与计算机工程系,助理教授
2014年1月- 2017年1月,A*STAR 新加坡资讯通信研究院,科学家/联合实验室主任
2014年3月- 至今,新加坡国立大学电子与计算机工程系,副教授(兼职)
2017年1月- 至今,上海科技大学信息科学与技术学院,教授

哈亚军教授是或曾是包括IEEE Transactions on Circuits & Systems I (2016-2017)、IEEE Transactions on Circuits & Systems II (2011-2013)、IEEE Transactions on Very Large Scale Integration (VLSI) Systems (2013-2014) 等国际期刊的副主编,并曾担任过FPT2010和FPT2013国际会议的的技术委员会共同主席 (TPC Co-Chair) 以及ASP-DAC 2014国际会议的共同大会主席 (General Co-Chair) 等。他是ASP-DAC 国际会议指导委员会 (Steering Committee) 的委员。他也是国际电气与电子工程师协会的高级会员。
  主要研究内容  
哈亚军教授主要从事可重构计算、低功耗数字集成电路与系统设计、智能汽车以及和硬件安全相关的嵌入式系统研究及应用。他已在TCAS I & II 、TVLSI、TC、JSSC以及DAC和ISSCC等国际知名期刊和会议上发表了近百篇学术论文,并获得1项美国专利。
  代表性论文  
1. G. Jiang, J. Wu, Y. Ha, Y. Wang and J. Sun, “Reconfiguring Three-dimensional Processor Arrays for Fault-tolerance: Hardness and Heuristic Algorithms”, IEEE Transactions on Computers, Vol 64, No 10, pp2926-2939, Oct 2015.

2. W. Zhao, Y. Ha and A. Massimo, “Novel Self Body-Biasing and Statistical Design for Near-Threshold Circuits with Ultra Energy-Efficient AES as Case Study”, IEEE Transactions on VLSI Systems, Vol 23, Issue 8, pp1390-1401, Aug 2015.

3. W. Zhao, A. Alvarez and Y. Ha, “A 65-nm 25.1-ns 30.7-fJ Robust Subthreshold Level Shifter with Wide Conversion Range”, IEEE Transactions on Circuits and Systems II, Vol 62, Issue 7, pp671-675, July 2015.

4. K. Huang, Y. Ha, R. Zhou, A. Kumar and Y. Lian, “A Low Active Leakage and High Reliability Phase Change Memory (PCM) based Non-Volatile FPGA Storage Element”, IEEE Transactions on Circuits and Systems I, Vol 61, Issue 9, pp2605-2613, Sep 2014.

5. Y. Wang and Y. Ha, “A Performance and Area Efficient ASIP for Higher-order DPA-resistant AES”, IEEE Journal on Emerging and Selected Topics in Circuits and Systems, Vol 4, Issue 2, pp190-202, June 2014.

6. H. Yu, Y. Ha, and B. Veeravalli, "Quality-Driven Dynamic Scheduling for Real-Time Adaptive Applications on Multiprocessor Systems", IEEE Transactions on Computers, Vol 62, No 10, pp2026-2040, Oct 2013.

7. Y. Wang and Y. Ha, "FPGA Based 40.9 Gbit/s Masked AES with Area Optimization for Storage Area Network", IEEE Transactions on Circuits and Systems II, Vol 60, Issue 1, pp36-40, Jan 2013.


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